钽电容的优点及背景

发布时间:2018-11-05 10:02:03


鉭電容向設計工程師提供緊致、高性能的電子電路,以及具有穩定性能的牢靠高容值處理計畫。鉭電容過去不斷遭到設計工程師的喜愛並得到普遍應用,如大容量能量貯存、濾波和退耦。鉭電容技術進步包括聚合物陰極系統的成熟,招致了有效串聯電阻(ESR)降低、封裝密度的顯著改良,以及有效串聯電感(ESL)的減小。我們將在本文中調查這些停頓對鉭電容性能的影響。

 

背景

 

鉭電容的運用迄今已接近60年,它以長期穩定性和容值密度而著稱。鉭電容在軍用和商用航空電子、可植入醫療電子、筆記本電腦、智能手機及工業自動化和控制系統設計中居於中心位。

 

 

鉭電容受歡送的主要要素是其體積效率產生的高單位體積容值。容值公式如下:

 

C=(A)/d

 

其中:

 

C=容值

 

k=介電常數

 

A=外表面積

 

d=電介質厚度

 

 

憑仗極大的外表面積、高介電常數和相對較薄的電介質層,鉭電容可在F2,200μF容值範圍內和最大50 V外加電壓條件提供最佳的容值密度。

 

 

高級鉭粉和高效率封裝的分離鉭電容搶先於替代技術。例如,目前的鉭電容可以0402外殼尺寸在4V充電電壓下提供22μF容值。在電壓範圍的另一端,我們可找到採用單個封裝,在50V充電電壓下提供47μF容值的鉭電容。

 

 

傳統鉭電容的陰極系統運用二氧化錳(MnO2)資料。這種半導體資料提供自愈機制(這可帶來長期穩定性)且相對廉價。但其富氧配方在高熱的極端環境中容易招致起火。自上世紀90年代中期以來,導電聚合物技術趨於成熟,從而與MnO2產品構成互補。由於導電率顯著高於MnO2,導電聚合物可降低ESR。這一停頓與消弭敏感應用中的起火風險相分離,推進了相關企業對這種技術的投資。

 

 

鉭電容設計的進步

 

製造商提供品種普遍的鉭電容產品系列,它們針對各種詳細特徵停止優化,並瞄準不同的應用和細分市場。這些不同的產品系列提供的優化包括更低的ESR、更小的尺寸、高牢靠性(面向軍用、汽車和醫療應用)、更小的直流漏電流、更低的ESL和更高的工作溫度。本文偏重其中兩個範疇:更低的ESR和更小的尺寸。

 

 

    更低的ESR – 為完成最低ESR而優化,這些器件在脈衝或交流應用中提供更高的效率,在高雜訊環境中提供更出色的濾波性能。

 

    更小的尺寸 – 分離高CV鉭粉的運用和高效率封裝,這些器件以緊湊尺寸提供高容值,適用空間慌張的應用,如智能手機、平板電腦和其他掌上型消費電子設備。

 

 

ESR鉭電容

 

減小ESR不斷是鉭電容設計的重要研討範疇之一。鉭粉的選擇和消費期間塗敷陰極資料時所用的工藝對ESR有顯著影響。但是,關於給定的額定值(容值、電壓、尺寸),這些要素主要為設計約束並在目前的最先進器件上得到根本處理。使ESR減小的兩個最主要要素是:陰極資料用導電聚合物替代MnO2,引線框架資料從鐵鎳合金改為銅(Cu)。

 

 

傳統鉭電容的ESR主要源於陰極資料MnO2。如圖1所示,MnO2的導電率約為0.1S/cm。相比之下,導電聚合物(如聚3,4-乙烯二氧噻吩)的導電率在100S/cm範圍內。導電率的這一增加直接轉換為ESR的顯著減小。

 

 

在圖2中,不同額定值下的ESR-頻率曲線顯現了鉭電容器採用聚合物陰極系統的優勢。經過直接比擬MnO2和聚合物設計在A外殼 6.3 V / 47 μF額定值條件下的ESR-頻率曲線,能夠看出在100 kHz頻率下聚合物設計使ESR的減小幅度多達一個數量級。

 

 

不同資料的導電率。

 

不同額定值下的ESR-頻率曲線。

 

 

引線框架資料是改用導電率更高的資料後可改善ESR的另一個範疇。電容橫截面所示,引線框架提供從內部電容器元件到封裝外部的電銜接。

 

 

 

電容橫截面。

 

 

鐵鎳合金(如Alloy 42)不斷是引線框架資料傳統選擇。這些合金的優點包括低熱收縮係數(CTE)、低本錢和製造中的易用性。銅引線框架資料加工方面的改良使其可以用於鉭電容設計。由於導電率是Alloy 42的100倍,銅的運用對ESR有重要影響。例如,採用A外殼(EIA 3216)和傳統引線框架的Vishay 100μF/6.3V T55聚合物鉭電容在100kHz和25°C條件下提供70mΩ的最大ESR。經過改為銅引線框架,最大ESR可減小到40mΩ。

 

 

鉭電容的優點及方式

 

改善鉭電容設計體積效率(容值密度)的兩個主要要素是鉭粉的演化和封裝的改良。

 

電容設計中運用的鉭粉的品質因數是:(容值?電壓)/品質,簡寫為CV/g。大範圍消費中運用的鉭粉的演化如圖4所示。CV/g的這些增加與更小的顆粒尺寸和粉末純度改善有關。在電容設計中運用這些資料自身就是一個複雜的研討範疇,需求大量研發投資。

 

大範圍消費中運用的鉭粉的演化。

 

 

使鉭電容設計尺寸減小的另一個重要要素是超高效封裝技術的開展。業內運用的最常見封裝技術是引線框架設計。這種構造具有十分高的製造效率,從而能夠降低本錢和進步產能。關於不受制於空間的應用,這些器件依然是可行的處理計畫。

 

不同封裝技術的體積效率。

 

 

但是,在主要設計規範是增加密度的許多電子系統中,可以減小元件尺寸是一個重要優勢。在此方面,製造商在封裝技術上曾經獲得了若干停頓。如圖5所示,與規範引線框架構造相比,無引線框架設計可改善體積效率。經過減小提供外部銜接所需的機械構造的尺寸,這些器件可應用該額外可用空間來增加電容元件的尺寸,從而增加容值和/或電壓。

 

 

在最新一代封裝技術中,Vishay具有專利的多陣列鉭電容的優點

鉭電容向設計工程師提供緊致、高性能的電子電路,以及具有穩定性能的牢靠高容值處理計畫。鉭電容過去不斷遭到設計工程師的喜愛並得到普遍應用,如大容量能量貯存、濾波和退耦。鉭電容技術進步包括聚合物陰極系統的成熟,招致了有效串聯電阻(ESR)降低、封裝密度的顯著改良,以及有效串聯電感(ESL)的減小。我們將在本文中調查這些停頓對鉭電容性能的影響。

 

 

背景

 

鉭電容的運用迄今已接近60年,它以長期穩定性和容值密度而著稱。鉭電容在軍用和商用航空電子、可植入醫療電子、筆記本電腦、智能手機及工業自動化和控制系統設計中居於中心位。

 

 

鉭電容受歡送的主要要素是其體積效率產生的高單位體積容值。容值公式如下:

 

C=(A)/d

 

其中:

 

C=容值

 

k=介電常數

 

A=外表面積

 

d=電介質厚度

 

 

憑仗極大的外表面積、高介電常數和相對較薄的電介質層,鉭電容可在F2,200μF容值範圍內和最大50 V外加電壓條件提供最佳的容值密度。

 

 

高級鉭粉和高效率封裝的分離鉭電容搶先於替代技術。例如,目前的鉭電容可以0402外殼尺寸在4V充電電壓下提供22μF容值。在電壓範圍的另一端,我們可找到採用單個封裝,在50V充電電壓下提供47μF容值的鉭電容。

 

 

傳統鉭電容的陰極系統運用二氧化錳(MnO2)資料。這種半導體資料提供自愈機制(這可帶來長期穩定性)且相對廉價。但其富氧配方在高熱的極端環境中容易招致起火。自上世紀90年代中期以來,導電聚合物技術趨於成熟,從而與MnO2產品構成互補。由於導電率顯著高於MnO2,導電聚合物可降低ESR。這一停頓與消弭敏感應用中的起火風險相分離,推進了相關企業對這種技術的投資。

 

 

鉭電容設計的進步

 

製造商提供品種普遍的鉭電容產品系列,它們針對各種詳細特徵停止優化,並瞄準不同的應用和細分市場。這些不同的產品系列提供的優化包括更低的ESR、更小的尺寸、高牢靠性(面向軍用、汽車和醫療應用)、更小的直流漏電流、更低的ESL和更高的工作溫度。本文偏重其中兩個範疇:更低的ESR和更小的尺寸。

 

 

    更低的ESR – 為完成最低ESR而優化,這些器件在脈衝或交流應用中提供更高的效率,在高雜訊環境中提供更出色的濾波性能。

 

    更小的尺寸 – 分離高CV鉭粉的運用和高效率封裝,這些器件以緊湊尺寸提供高容值,適用空間慌張的應用,如智能手機、平板電腦和其他掌上型消費電子設備。

 

 

ESR鉭電容

 

減小ESR不斷是鉭電容設計的重要研討範疇之一。鉭粉的選擇和消費期間塗敷陰極資料時所用的工藝對ESR有顯著影響。但是,關於給定的額定值(容值、電壓、尺寸),這些要素主要為設計約束並在目前的最先進器件上得到根本處理。使ESR減小的兩個最主要要素是:陰極資料用導電聚合物替代MnO2,引線框架資料從鐵鎳合金改為銅(Cu)。

 

 

傳統鉭電容的ESR主要源於陰極資料MnO2。如圖1所示,MnO2的導電率約為0.1S/cm。相比之下,導電聚合物(如聚3,4-乙烯二氧噻吩)的導電率在100S/cm範圍內。導電率的這一增加直接轉換為ESR的顯著減小。

 

 

在圖2中,不同額定值下的ESR-頻率曲線顯現了鉭電容器採用聚合物陰極系統的優勢。經過直接比擬MnO2和聚合物設計在A外殼 6.3 V / 47 μF額定值條件下的ESR-頻率曲線,能夠看出在100 kHz頻率下聚合物設計使ESR的減小幅度多達一個數量級。

 

 

不同資料的導電率。

 

不同額定值下的ESR-頻率曲線。

 

 

引線框架資料是改用導電率更高的資料後可改善ESR的另一個範疇。如圖3中的電容橫截面所示,引線框架提供從內部電容器元件到封裝外部的電銜接。

 

 

 

電容橫截面。

 

 

鐵鎳合金(如Alloy 42)不斷是引線框架資料傳統選擇。這些合金的優點包括低熱收縮係數(CTE)、低本錢和製造中的易用性。銅引線框架資料加工方面的改良使其可以用於鉭電容設計。由於導電率是Alloy 42的100倍,銅的運用對ESR有重要影響。例如,採用A外殼(EIA 3216)和傳統引線框架的Vishay 100μF/6.3V T55聚合物鉭電容在100kHz和25°C條件下提供70mΩ的最大ESR。經過改為銅引線框架,最大ESR可減小到40mΩ。

 

 

鉭電容的優點及方式

 

改善鉭電容設計體積效率(容值密度)的兩個主要要素是鉭粉的演化和封裝的改良。

 

電容設計中運用的鉭粉的品質因數是:(容值?電壓)/品質,簡寫為CV/g。大範圍消費中運用的鉭粉的演化如圖4所示。CV/g的這些增加與更小的顆粒尺寸和粉末純度改善有關。在電容設計中運用這些資料自身就是一個複雜的研討範疇,需求大量研發投資。

 

大範圍消費中運用的鉭粉的演化。

 

 

使鉭電容設計尺寸減小的另一個重要要素是超高效封裝技術的開展。業內運用的最常見封裝技術是引線框架設計。這種構造具有十分高的製造效率,從而能夠降低本錢和進步產能。關於不受制於空間的應用,這些器件依然是可行的處理計畫。

 

不同封裝技術的體積效率。

 

 

但是,在主要設計規範是增加密度的許多電子系統中,可以減小元件尺寸是一個重要優勢。在此方面,製造商在封裝技術上曾經獲得了若干停頓。如圖5所示,與規範引線框架構造相比,無引線框架設計可改善體積效率。經過減小提供外部銜接所需的機械構造的尺寸,這些器件可應用該額外可用空間來增加電容元件的尺寸,從而增加容值和/或電壓。

 

 

在最新一代封裝技術中,Vishay具有專利的多陣列封裝(MAP)構造經過運用位於封裝末端的金屬化層來提供外部銜接使體積效率進一步改善。該構造經過完整消弭內部陽極銜接使電容元件尺寸在可用體積範圍內完成最大化。為進一步闡明體積效率的改善,請看圖6。從圖中能夠明顯看出電容元件的體積增加了60%以上。這一增加可用於優化器件,以增加容值和/或電壓、減小DCL以及進步牢靠性。

 

 

Vishay具有專利的多陣列封裝構造。

 

 

Vishay MAP構造的另一個益處是減小ESL。MAP構造可經過消弭環包的機械引線框架顯著減小既有電流回路的尺寸。經過使電流回路最小化,可顯著減小ESL。如圖7所示,與規範引線框架構造相比,這一減小可到達30%之多。ESL的減小對應於自諧振頻率的增加,這可擴展電容的工作頻率範圍。

 

 

Vishay的MAP構造與規範引線框架構造性能比照。

 

 

完畢語

 

鉭電容技術的進步帶來了更低的ESR、更低的ESL和更小的尺寸。導電聚合物陰極系統所用工藝和資料的成熟帶來了穩定、可再現的性能。封裝技術的改良帶來了更高的容值密度和ESL降落。這一切是鉭電容不再局限於傳統用處而被用於更多的設計。封裝(MAP)構造經過運用位於封裝末端的金屬化層來提供外部銜接使體積效率進一步改善。該構造經過完整消弭內部陽極銜接使電容元件尺寸在可用體積範圍內完成最大化。為進一步闡明體積效率的改善,請看圖6。從圖中能夠明顯看出電容元件的體積增加了60%以上。這一增加可用於優化器件,以增加容值和/或電壓、減小DCL以及進步牢靠性。

 

 

Vishay具有專利的多陣列封裝構造。

 

 

Vishay MAP構造的另一個益處是減小ESL。MAP構造可經過消弭環包的機械引線框架顯著減小既有電流回路的尺寸。經過使電流回路最小化,可顯著減小ESL。如圖7所示,與規範引線框架構造相比,這一減小可到達30%之多。ESL的減小對應於自諧振頻率的增加,這可擴展電容的工作頻率範圍。

 

 

Vishay的MAP構造與規範引線框架構造性能比照。

 

 

完畢

 

鉭電容技術的進步帶來了更低的ESR、更低的ESL和更小的尺寸。導電聚合物陰極系統所用工藝和資料的成熟帶來了穩定、可再現的性能。封裝技術的改良帶來了更高的容值密度和ESL降落。這一切使鉭電容不再局限於傳統用處而被用於更多的設計。

 


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